微电子工业全球标准
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标题 | 文档# | 日期 |
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芯片封装相互作用的理解,识别和评估 |
JEP156A | 2018年3月 |
本出版物引用了一组经常推荐和接受的JEDEC可靠性压力测试。这些测试用于鉴定新的和改进的技术/工艺/产品系列,以及单个固态表面贴装产品。 |
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低钾/金属层间/层内介电完整性评估程序 |
JEP159A | 2015年7月 |
本文档旨在用于半导体集成电路制造行业,并提供低k间/内电平电介质(ILD)的可靠性表征技术,用于ILD过程的评估和控制。它描述了为估计后端线(BEOL) ILD的一般完整性而开发的程序。描述了两个基本的测试程序,电压斜坡介电击穿(VRDB)测试和恒电压时间相关介电击穿应力(CVS)。每个测试都是为不同的可靠性和过程评估目的而设计的。本文还描述了检测故障和TDDB数据分析的健壮技术。 |