微电子工业全球标准
标准及文件检索
标题 | 文档# | 日期 |
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I/O驱动器和接收器具有可配置的通信电压、阻抗和接收器阈值: |
JESD67 | 1999年2月 |
本标准试图帮助设计由在几种不同电源电压下工作的元件组成的电子系统。本文档分别介绍了可配置的I/O电压、接收器类型和开关点以及驱动器阻抗。 委员会(s):JC-16 |
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标称3.0 v /3.3 v电源数字集成电路接口标准: |
JESD8C.01 | 2007年9月 |
本标准(取代JEDEC标准No. 8,8 - 1,8 -1- a和8- a)定义了从标称3.0 V/3.3电源工作的数字电路系列的直流接口参数。V和driving/由同一家庭的成员驾驶。本标准中的规范代表了lvttl兼容和lvcmos兼容电路的接口规范的最小“基线”集。 委员会(s):JC-16 |
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附录11A。01至JESD8 - 1.5 V +/- 0.1 V(正常量程)和0.9 - 1.6 V(宽量程)电源电压和非端式数字集成电路接口标准: |
JESD8-11A.01 | 2007年9月 |
该新标准提供了一些公司在采用0.12-0.15 um CMOS技术设计的1.5 V新产品及其接口组件中使用的规范。该规范允许与使用现有JEDEC HSTL规范(JESD8-6)的产品进行有限的互操作性。这个版本是一个小的编辑修订,如附件a所示。 委员会(s):JC-16 |
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1.2 v +/- 0.1 v(正常量程)和0.8 - 1.3 v(宽量程)电源电压及非端式数字集成电路接口标准: |
JESD8-12A.01 | 2007年9月 |
本标准定义了符合输入接收机规范的由同一家族或混合家族驱动的高速、低压非端起数字电路家族的电源电压范围、直流接口和开关参数。本标准中的规格代表CMOS兼容电路的最小接口规格集。 委员会(s):JC-16 |
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可扩展低压信号400mv (slvs-400): |
JESD8-13 | 2001年10月 |
该标准定义了SLVS-400环境中差分信令的输入、输出和终端规范,名义上介于0到400 mV之间。除了SLVS接口的标称800 mV功率之外,没有指定电源。 委员会(s):JC-16 |
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1.0 v +/- 0.1 v(正常量程)和0.7 v - 1.1 v(宽量程)非端式数字集成电路电源电压和接口标准: |
JESD8-14A.01 | 2007年9月 |
该新标准提供了一些公司在采用0.10-0.12 um CMOS技术设计的1.0 V新产品以及与之接口的组件中使用的规范。本标准定义了符合输入接收机规范的由同一家族或混合家族驱动的高速、低压非端起数字电路家族的电源电压范围、直流接口和开关参数。本标准中的规格代表CMOS兼容电路的最小接口规格集。这个版本是一个小的编辑修订,如附件a所示。 委员会(s):JC-16 |
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1.8 v的Stub系列终止逻辑(sstl_18): |
JESD8-15A | 2003年9月 |
本标准定义了在SSTL_18逻辑开关范围(名义上为0v至1.8 V)下工作的设备的输入、输出规格和交流测试条件。该标准可应用于独立VDD和VDDQ供电电压的ic。本标准中未规定VDD值;然而,VDD和VDDQ在许多情况下具有相同的电压水平。 委员会(s):JC-16 |
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使用矢量网络分析仪(vna)测量输入电容的程序: |
JEP147 | 2003年10月 |
本程序描述了使用矢量网络分析仪测量带有SSTL (Stub Series Terminated Logic)接口引脚的器件的引脚电容的推荐方法。这个标准程序的一个目的是减少冗长且经常不准确的脚注(通常在引脚寄生规范周围出现),以简单地引用本文档。在特殊情况下,修改语句可以调整此程序以满足某些组件的特殊需要。 |
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1.8 v电源点对点驱动器的驱动规格 |
JESD8-17 | 2004年11月 |
该材料将反映在供应商的点对点DDR设备规格中,操作范围从400 Mb/s到800 Mb/s。这是一种指定驱动器阻抗的方法,而不是一个不一定定义它在真实网络中如何运行的数字。该标准使用净长度来解决这个问题,并指定支持的每种速度的数据中可以存在多大的不确定性。 |
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JESD8附录2 .低压发射极耦合逻辑(ECL)集成电路的工作电压和接口电平标准 |
JESD8-2 | 1993年3月 |
JEDEC标准8号附录2提供了设计人员和应用工程师在开发和引入新产品时可以使用的标准工作电压和接口电平。包括ECL逻辑家族指定300K ECL。300K ECL系列是电压和温度补偿的,I/O接口级别与现有的100K ECL和101K ECL系列兼容。 委员会(s):JC-16 |
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JESD8附录3A .数字集成电路用发射收发逻辑(GTL)低电平、高速接口标准 |
JESD8-3A | 2007年5月 |
JEDEC标准8号附录3定义了集成设备的低电平、高速接口的直流输入和输出规范。 专利():5023488 委员会(s):JC-16 |
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JESD8的附录4 -数字集成电路的中心端接(CTT)接口低电平、高速接口标准 |
JESD8-4 | 1993年11月 |
JEDEC标准8号附录4定义了集成设备的低电平高速接口的直流输入和输出规范,该集成设备可以是LVCMOS和LVTTL的超集。 委员会(s):JC-16 |
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JESD8附录6 .高速收发逻辑(HSTL) .数字集成电路用基于1.5 V输出缓冲电源电压的接口标准 |
JESD8-6 | 1995年8月 |
本标准是一个1.5伏高性能CMOS接口文档,适用于工作频率超过200 Mhz的高I/O计数CMOS和BiCMOS设备。 委员会(s):JC-16 |
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JESD8附录7 - 1.8 V + -0.15 V(正常量程)和1.2 V - 1.95 V(宽量程)非端式数字集成电路电源电压和接口标准: |
JESD8-7A | 2006年6月 |
该标准继续将电压规格迁移到已经建立的2.5 V规格之外的下一个级别。由于这种迁移是由工艺更改和性能/功率驱动的,因此可以预期在支持所需的电压水平方面有更多的条目。由于预期的特征尺寸相同,这种进化的速度预计会增加。 委员会(s):JC-16 |
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JESD8附录9B - 2.5伏(SSTL_2)的存根系列终止逻辑:包括2002年10月18日的勘误表和更正第7页。 |
JESD8-9B | 2002年5月 |
本标准定义了在SSTL_2逻辑开关范围(名义上为0v至2.5 V)下工作的设备的输入、输出规格和交流测试条件。该标准可应用于独立VDD和VDDQ供电电压的ic。该标准的目标是提供一个相对简单的MOS推拉接口设计升级路径。该标准特别旨在改善在总线必须与相对较大的存根隔离的情况下的操作。 委员会(s):JC-16 |
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非端式数字集成电路的宽电源电压范围cmos直流接口标准 |
JESD8-23 | 2009年10月 |
本标准定义了用于宽电源电压范围的非端部CMOS数字电路系列的直流接口参数和测试条件。该标准连接了JESD8-x家族中许多现有的JEDEC标准,以促进在超宽电源电压范围内运行的应用程序,以实现更低的功耗或更高的性能。 委员会(s):JC-16 |
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Pod18 - 1.8 v伪开漏I/O |
JESD8-19 | 2006年12月 |
该标准定义了直流和交流单端(数据)和差分(时钟)工作条件,I/O阻抗,以及1.8 V伪开漏I/O的终止和校准方案。1.8 V伪开漏接口,也称为POD18,主要用于与GDDR3 SGRAM设备通信。 委员会(s):JC-16 |
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Pod15 - 1.5 v伪开漏I/O |
JESD8-20A.01 | 2022年8月 |
术语更新。该标准定义了直流和交流单端(数据)和差分(时钟)工作条件,I/O阻抗,以及1.5 V伪开漏I/O的终止和校准方案。1.5 V伪开漏接口,也称为POD15,主要用于与GDDR4和GDDR5 SGRAM设备通信。135.01项 委员会(s):JC-16 |
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Fbdimm规格:1.5 v高速差分PTP链路 |
JESD8-18A | 2008年3月 |
该规范定义了FBDIMM的高速差分点对点信令链路,工作在FBDIMM连接器提供的1.5V缓冲电源电压下。该规范也适用于FBDIMM主机芯片,可以在不同的电源电压下工作。该链路由发射机和接收机以及它们之间的互连组成。发射器将序列化位发送到通道中,接收器接收序列化位的电信号并将其转换为序列化位流。第一代FBDIMM链路被指定运行在3.2到4.8 Gb/s。规格定义了三种不同的比特率操作:3.2 Gb/s, 4.0 Gb/s和4.8 Gb/s。 专利():所有FBDIMM相关规格都存在已知的专利问题。参见FBDIMM专利文件链接。 委员会(s):JC-16 |
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JESD8的附录1:低压ttl兼容(LVTTL) VLSI数字电路的接口标准状态:注册进入JESD8-A, 1994年6月。1999年9月,JESD8-A被JESD8-B取代。 |
JESD8-1 | 1994年6月 |
委员会(s):JC-16 |