The Load Reduced DIMM (LRDIMM) Memory Buffer (MB) supports DDR3 SDRAM main memory. The Memory Buffer allows buffering of memory traffic to support large memory capacities. Unlike DDR3 Register Buffer (SSTE32882), which only buffers Command, Address, Control and Clock, the LRDIMM Memory Buffer also buffers the Data (DQ) interface between the Memory Controller and the DRAM components.

此建议适用于MOS移位寄存器。给出了p通道寄存器的定义，但适用于所有CMOS和n通道，只是电源符号发生了变化。

本公告解释了双稳态半导体微电路的术语和测量方法。它也打算用于半导体集成双稳逻辑电路的EIA注册数据格式。

本文档是FBD (Fully Buffered DIMM)内存系统的核心规范。本文档以及其他核心规范必须作为一个整体来对待。高级内存缓冲区设计的关键信息出现在其他规范中，并提供了特定的交叉参考。

本标准定义了14、16、20和24引线逻辑功能的器件引脚。本引脚标准专门适用于dip封装逻辑器件到PSO-N/PQFN封装逻辑器件的转换

本标准的目的是为14、16、20和24引脚PSO-N/PQFN封装中提供的14、16、20和24引脚逻辑器件提供引脚标准，以实现一致性、源的多样性、消除混淆、易于器件规范和易于使用

该标准定义了1位、2位和3位宽逻辑功能的设备引脚。该引脚特别适用于双直插封装(DIP) 1位、2位和3位逻辑器件到dsbga封装的1位、2位和3位逻辑器件的转换。

本标准定义了标准高度和低轮廓注册PC133 SDRAM DIMM模块所需的锁相环支持器件。该标准的目的是明确定义JEDEC标准模块上使用的锁相环的功能，引脚和电气特性。JESD82-5是JESD82系列内存模块支持设备的最新规格。DDR2支持设备的附加规范目前正在开发中。

术语更新。本标准定义了DC接口参数、开关参数和测试负载的标准规范，用于定义具有2 rank by 4或类似高密度DDR2 RDIMM应用的奇偶校验的SSTUB32865注册缓冲器。SSTUB32865在功能上与SSTU32865相同，但指定更严格的时序特性和高达410 MHz的更高应用频率。

本标准定义了定义SSTUA32S865和SSTUA32D865奇偶校验寄存器缓冲器的直流接口参数、开关参数和测试负载的标准规范，用于4个或类似的高密度DDR2 RDIMM应用。如附件a所示，这是一个小的编辑修订。